三维封装SIP设计软件

  Cadence SiP Digital Layout为SiP设计提供了约束和规则驱动的版图环境。它包括衬底布局和布线、IC衬底和系统级最终的连接优化、制造准备、完全设计确认,以及整体设计验证和流片。
  该环境集成了IC/封装/I/O布局性能、三维堆叠结构生成与编辑性能。此外,完全的联机设计规则检查可支持层压、陶瓷、及沉积镀膜技术间各种组合的复杂和独特要求。多层倒装芯片与放射状任意角衬底布线提供了快速的约束驱动互连创建。

优点:
  -提供三维芯片堆叠创建与编辑,以进行快速堆栈装配与优化
  -实现IC、衬底与系统级IC的I/O填补环/阵列协同设计与连接优化
  -允许IC和衬底间的互连分配优化,以达到基于信号完整性和可布线性的最优/最小层使用
  -通过倒装芯片晶粒自动布线-破孔,减少冗长乏味的、耗时的人工破孔编辑
  -约束导向的HDI设计,使用自动辅助互动布线,加快实行并减少潜在的错误。
  -包括全面的衬底DFM性能,以获得快速设计制造准备
  -提供三维设计查看器和DRC,以获得精确的全三维键合壳验证、设计复审纠错、以及装配      
  -测试设计文件。
  -团队式设计分割,缩短设计周期时间并优化设计师资源

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